Tecnologías Industriales e Informáticas

Escuela de Doctorado

Universidad Nebrija - Campus de la Berzosa - Calle del Hostal, s/n. 28240 Madrid [email protected]

Director de la Escuela de Doctorado

Juan Arturo Rubio Arostegui [email protected]

Secretaria de la Escuela de doctorado

Ioana Ofileanu [email protected]

Coordinador del Doctorado en Tecnologías Industriales e Informáticas

Dr. Alfonso Sánchez - Macián Pérez - Campus Dehesa de la Villa – C/ Pirineos, 55 – 28040 Madrid Tfno.: 91 452 11 01 [email protected]

Coordinador del programa de doctorado:

Dr. Rafael Barea del Cerro

Comisión académica:

La Comisión académica del programa de doctorado a la que se refiere el Art. 8.3 del RD 99/2011, es la encargada del seguimiento de los doctorandos y será responsable de las actividades de formación e investigación. Esta comisión académica está formada por las siguientes personas:

• Dr. Rafael Barea del Cerro (Presidente).
• Dr. Nieves Cubo (Vocal del área de Tecnologías Informáticas).
• Dr. Jose Luis Olazagoitia (Vocal del área de Tecnologías Industriales).
• Vacante (Secretario).

• Estudiantes a Tiempo Completo:
  La duración de los estudios de doctorado será de un máximo de tres años a tiempo completo, a contar desde la admisión del doctorando al programa hasta la presentación de la tesis doctoral.
• Estudiantes a Tiempo Parcial:
  La comisión académica responsable del programa de doctorado podrá autorizar la realización de los estudios de doctorado a tiempo parcial. Para solicitar esta modalidad, los candidatos tendrán que acreditar alguna actividad laboral. En este caso tales estudios podrán tener una duración máxima de cinco años desde la admisión al programa hasta la presentación de la tesis doctoral.

El Doctorado en Tecnologías Industriales e Informáticas incluye dos líneas de investigación, donde se tratan varios temas de investigación punteros como la recuperación de energía en vehículos, el análisis y fabricación de nuevos materiales o la aplicación de la informática en el entorno espacial, entre otras:

Competencias básicas o generales

• CB11.Comprensión sistemática de un campo de estudio y dominio de las habilidades y métodos de investigación relacionados con dicho campo.
• CB12. Capacidad de concebir, diseñar o crear, poner en práctica y adoptar un proceso sustancial de investigación o creación
• CB13. Capacidad para contribuir a la ampliación de las fronteras del conocimiento a través de una investigación original.
• CB14. Capacidad de realizar un análisis crítico y de evaluación y síntesis de ideas nuevas y complejas.
• CB15. Capacidad de comunicación con la comunidad académica y científica y con la sociedad en general acerca de sus ámbitos de conocimiento en los modos e idiomas de uso habitual en su comunidad científica internacional.
• CB16. Capacidad de fomentar, en contextos académicos y profesionales, el avance científico, tecnológico, social, artístico o cultural dentro de una sociedad basada en el conocimiento.

Capacidades y destrezas personales

• CA01. Desenvolverse en contextos en los que hay poca información específica.
• CA02. Encontrar las preguntas claves que hay que responder para resolver un problema complejo.
• CA03. Diseñar, crear, desarrollar y emprender proyectos novedosos e innovadores en su ámbito de conocimiento.
• CA04. Trabajar tanto en equipo como de manera autónoma en un contexto internacional o multidisciplinar.
• CA05. Integrar conocimientos, enfrentarse a la complejidad y formular juicios con información limitada.
• CA06. La crítica y defensa intelectual de soluciones.

Procedimiento de control:

Planificación temporal:

El programa contempla dos tipos de actividades formativas: específicas y transversales

Actividades formativas específicas de este Doctorado

Actividades formativas transversales de la Escuela de Doctorado

La planificación de las actividades formativas transversales organizadas por la Escuela de Doctorado, se puede consultar en el siguiente enlace: Formación Doctorado

Normativa y procedimientos

Una publicación en una revista indexada en el índice JCR

• Aranda Barjola, Luis A
• Bowen Aguayo, Lincoln E
• Iniesta Barbera, M Carmen
• Sanchez Avila, David
• Clar, Francesc
• Gonzalez Muñoz, Alejandro
• Mohseni, Zeynab
• García Alonso, María Sonsoles
• Díaz Luque, Omar
• Gear, Kyle W.

• Beca Cátedra Corbera, Sergio. Cátedra Global Nebrija-Santander en Transporte Sostenible.
• Contrato Predoctoral MINECO. Ramos Amo, Alexis. Design, implementation and test of fault tolerance techniques on multi-core systems for on-board Space applications (RadMultiCore)", ESP2014-54505-C2-1-R.
• Gonzalez Toral, Ricardo. Ministerio de Economía y Competitividad de España. "Space Ethernet Physical Layer Transceiver (SEPHY)", Horizon 2020 (European Commission).
• Kiani, Vahdeneh. Ministerio de Economía y Competitividad de España. "Space Ethernet Physical Layer Transceiver (SEPHY)", Horizon 2020 (European Commission).

• Doctorando: Kyle Wesley Gear.
• Fecha de lectura: 24 de octubre de 2022.
• Abstract:

  In space applications, radio communications are a vital technology for the transmission of data back to ground level, and of these the QPSK modulation scheme has been used in some applications, with trends towards more flexible systems such as software-defined-radio. As such the modulation components have been gradually shifting from the analogue space to the digital space, with recent years showing increases of FPGA based implementations of these systems, enabling an even greater degree of flexibility.

  Lately, commercial off-the-shelf (COTS) based satellite systems have been increasing in use, particularly in smaller satellites, where financial, power and area budgets are limited. A current trend in these COTS components is to increase component density and functionalities. This however, makes the devices more susceptible to the effects of radiation-induced errors caused by ionising radiation which is prevalent in the space environment. Energetic particles can collide with the device transistors and can lead to effects such as single event upsets (SEUs) which is an error that modifies the memory cells. Without design consideration regarding these effects, COTS components cannot be used by themselves.

  The effects of radiation can be mitigated using costly manufacturing processes. However, low-cost COTS based projects likely cannot afford these expensive pieces of hardware, therefore a radiation hardening by design approach is usually followed. For short development times and large designs, a modular redundancy technique can be used, which is a general approach but uses a large amount of area and power resources. however, the general approaches are not always feasible, therefore another option is to study the system's properties and behavior to devise ad-hoc protection schemes with lower overhead.

  It is this method that is being proposed in this thesis: a modular approach is taken in that the design is broken up into small sub-components, with each considered individually to design novel custom ad-hoc radiation protection techniques combined with traditional solutions, of a QPSK-based transceiver, implemented in COTS hardware.

  The proposed protection techniques presented are:

  • An ad-hoc protection for the QPSK Modulator system exploiting the trigonometric properties of the system output.
  • An ad-hoc protection technique for the QPSK demodulator using a reduced DMR and trigonometric based protections of a CORDIC based DDS system.
  • An ad-hoc protection technique for a CIC interpolator (up-conversion) which calculates the predicted output in parallel to the main circuit.
  • An ad-hoc protection technique for a CIC interpolator that analyses the filter output.
  • An SEU accumulation error prevention scrubbing technique, utilizing novel testing methodologies, which scrubs FPGA configuration memory based on the potential for causing errors, when SEUs exist but cause no observable error.

  These techniques have been developed to provide a trade-o_ between the resource overhead required for introducing soft error mitigation and the end result of error detection rate.

  The effectiveness of the above techniques have been evaluated through extensive testing including fault injection campaigns, and in terms of resource usage and error detection rate.

  The scrubbing methodology has been verified by using an FPGA based design to provide data, and a computer simulation to explore the effects and performance. The construction of the QPSK based transceiver is used as an example of how to build up the final system combining a flexible set of traditional techniques and novel ad-hoc approaches.

• Publicaciones:
  • Gear, K. W., Sánchez-Macian, A., Garcia-Herrero, F. & Maestro, J. A. (2020), 'Two Behavioural Error Detection Techniques for the Cascaded Integrator-Comb Interpolation Filter Implemented on FPGA', Circuits, Systems and Signal Processing 39(11), 5529-5542.
  • Gear, K. W., Sánchez-Macián, A. & Maestro, J. A. (2021), 'Reduced Length Redundancy Adaptive Protection for the Cascaded Integrator-Comb Interpolation Filter on FPGA', Microelectronics Reliability 118, 114043.
  • Gear, K. W., Sánchez-Macián, A. & Maestro, J. A. (2022), 'An Analysis of FPGA configuration Memory SEU Accumulation and a Preventative Scrubbing Technique', Micro- processors and Microsystems 90, 104467.

• Doctorando: Yao-Ming Kuo.
• Fecha de lectura: 29 de septiembre de 2022.
• Abstract:

  In recent decades, new hardware requirements and data processing challenges have arisen with the massive increase of small and portable electronic devices for IoT, Industry 4.0, and nanosatellites. On the one hand, the devices require low-power consumption due to their small form factor; on the other hand, the onboard data processing must be fast enough to attend to the tasks without significant delay in communication. However, this is a difficult challenge today since most portable devices only have a general-purpose processor with a limited and small instruction set. Therefore, full-custom HW architectures are still used in complex and critical applications in these portable devices, but at the expense of more logic utilization and power consumption in our design.

  Taking advantage of the hardware reconfiguration capacity of FPGAs, it is possible to disable the components we are not using in real-time and, in this way, decrease the power consumption of the whole system. Additionally, operational costs can be significantly reduced, and the flexibility of the nodes to adapt to future heterogeneous standards and communication protocols can be improved. Therefore, applications tend to migrate from ASICs due to all the benefits mentioned above. However, ASICs are still better than FPGAs in some aspects, and engineers must make much effort to reduce the gap between them to make the FPGAs feasible to implement architectures in these devices.

  Therefore, this thesis explores the possibility of executing specific applications and algorithms on top of customized soft-core processors without needing full-custom HW architectures and, simultaneously, meeting the real-time constraints that traditional general-purpose processors cannot afford. In this way, power consumption can keep as low as possible in these portable devices since we are not introducing additional HW for each specific task.

  Critical contributions and solutions have been made in this thesis to solve all the challenges in future communication networks, identifying the main bottlenecks in applications such as classical cryptography, PQC, and ECCs, which are essential in every small and portable device today.

• Resumen:

  En las últimas décadas, han surgido nuevos requisitos de hardware y desafíos de procesamiento de datos con el aumento masivo de dispositivos electrónicos pequeños y portátiles para IoT, Industria 4.0 y nanosatélites. Por un lado, los dispositivos requieren un bajo consumo de energía debido a su pequeño factor de forma; por otro lado, el procesamiento de datos a bordo debe ser lo suficientemente rápido para atender las tareas sin demoras significativas en la comunicación. Sin embargo, este es un desafío difícil hoy en día, ya que la mayoría de los dispositivos portátiles solo tienen un procesador de uso general con un conjunto de instrucciones pequeño y limitado. Por lo tanto, las arquitecturas de HW completamente personalizadas todavía se usan en aplicaciones críticas y complejas en estos dispositivos portátiles, pero a expensas de una mayor utilización de lógica y consumo de energía en nuestro diseño.

  Aprovechando la capacidad de reconfiguración hardware de las FPGAs, es posible deshabilitar en tiempo real los componentes que no estamos usando y, de esta forma, disminuir el consumo de energía de todo el sistema. Además, los costos operativos se pueden reducir significativamente y se puede mejorar la flexibilidad de los nodos para adaptarse a futuros estándares heterogéneos y protocolos de comunicación. Por lo tanto, las aplicaciones tienden a migrar desde los ASICs debido a todos los beneficios mencionados anteriormente. Sin embargo, los ASICs siguen siendo mejores que las FPGAs en algunos aspectos, y los ingenieros deben hacer un gran esfuerzo para reducir la brecha entre ellos para que las FPGAs sean atractivas como plataforma de implementación.

  Por lo tanto, esta tesis explora la posibilidad de ejecutar aplicaciones y algoritmos específicos sobre procesadores soft-core personalizados sin necesidad de arquitecturas HW full-custom y, al mismo tiempo, cumplir con las restricciones de tiempo real que los procesadores tradicionales de propósito general no pueden permitirse. De esta manera, el consumo de energía puede mantenerse lo más bajo posible ya que no estamos introduciendo HW adicional para cada tarea específica.

  En esta tesis se han diseñado arquitecturas para aplicaciones críticas de las futuras redes de comunicación, identificando los principales cuellos de botella en aplicaciones como la criptografía clásica, post-cuántica y sistemas de corrección de errores modernos, que son esenciales en todo dispositivo pequeño y portátil en la actualidad.

• Publicaciones:
  • Y. -M. Kuo, F. Garcia-Herrero, O. Ruano and J. A. Maestro, "RISC-V Galois Field ISA Extension for Non-Binary Error-Correction Codes and Classical and Post-Quantum Cryptography," in IEEE Transactions on Computers, doi: 10.1109/TC.2022.3174587.
  • Yao-Ming Kuo, Francisco Garcia-Herrero, Oscar Ruano, Juan Antonio Maestro, Flexible and area-efficient Galois field Arithmetic Logic Unit for soft-core processors, Computers and Electrical Engineering, Volume 99,2022,107759,ISSN 0045-7906.
  • Y.-M. Kuo, F. Garcia-Herrero, and J. A. Maestro, “Versatile risc-v isa galois field arithmetic extension for cryptography and error-correction codes,” 2021.

• Doctorando: Alexis Ramos Amo
• Fecha de lectura: 18 de mayo de 2018.
• Resumen:

  Desde el inicio de la carrera espacial, la informática y la electrónica que forman parte de este sector han experimentado un gran y rápido avance, convirtiéndose además en una pieza importante de las misiones actuales. No obstante, a medida que esta tecnología ha evolucionado, también lo han hecho los retos a los que tiene que enfrentarse como por ejemplo, los errores producidos por la radiación cósmica. Es por esto, que nuevas y eficientes técnicas de protección son necesarias en los citados sistemas para hacer posible su correcto funcionamiento en un entorno espacial.

  Tradicionalmente, esta tarea se ha realizado mediante procesos de fabricación que crean versiones protegidas de los transistores y otros elementos que componen la plataforma electrónica. A este proceso se le conoce como protección (RadHard). Esta técnica da buenos resultados de fiabilidad pero es costosa de fabricar, lo que implica que solo las agencias espaciales y las grandes corporaciones que dispongan de un presupuesto holgado, pueden acceder a ella. Este motivo económico impide por tanto a universidades, centros de investigación y otras instituciones el poder desarrollar sus propias investigaciones espaciales. Como respuesta a este impedimento, en los últimos años ha surgido una nueva alternativa a la fabricación RadHard, que consiste en usar componentes comerciales adaptados a las necesidades del sector espacial mediante técnicas de protección ad-hoc. El uso de esta tecnología conocida como “Commercial-Off-The-Shelf” (COTS), ha supuesto un gran cambio en el diseño electrónico espacial debido al abaratamiento de los costes de diseño y fabricación. Gracias a esto, la barrera económica que impedía a universidades y centros de investigación crear sus propias misiones espaciales está siendo superada. Esto ha propiciado la aparición de nuevas aplicaciones como los satélites de bajo coste del tipo “Nanosat” y los “Picosat”.

  Existen dos formas de implementar el diseño de un circuito electrónico. La primera forma es fabricar un chip en silicio según la especificación. Este circuito recibe el nombre de “Application-Specific Integrated Circuit” (ASIC). La segunda opción es usar una plataforma programable como por ejemplo una “Field Programmable Gate Array” (FPGA). Este dispositivo está formado por celdas que implementan funciones lógicas, así como memorias y otros elementos electrónicos que implementan la función lógica de un circuito descrito mediante un lenguaje de diseño hardware o “Hardware Description Language” (HDL). Las FPGAs destacan frente a los “ASIC” en que son programables, lo que permite modificar el diseño del circuito para hacerlo tolerante a fallos, actualizarlo una vez cargado y reducir el tiempo necesario de implementación. Todas estas características evitan tener que construir un chip en silicio (ASIC), abaratando por tanto los costes.

  Los microprocesadores son una parte crucial en cualquier misión espacial. Desde la carga propia de la misión como pueda ser el instrumental científico, hasta los sistemas de navegación, pasando por los de comunicación con la Tierra, los microprocesadores son usados para múltiples funciones. Existen dos tipos de microprocesadores: los “Soft-Core” o “Soft Processor”, que implementan en una FPGA un diseño descrito en “HDL” y los “Hard Processor”, fabricados en un ASIC. Aquellos que son sintetizados en un dispositivo programable, se ven beneficiados por las ventajas anteriormente mencionadas de las FPGAs, como por ejemplo, la opción de personalización del diseño según las necesidades de la aplicación, o la capacidad de exportación de este a otra placa. Dichos procesadores, igual que cualquier elemento electrónico en un vehículo espacial, deben ser protegidos frente a los efectos adversos de la radiación. Esta protección puede realizarse mediante el uso de una FPGA RadHard, mediante una modificación del diseño, o mediante la combinación de ambas técnicas para lograr una protección mayor.

  La presente tesis aborda el uso de los microprocesadores embarcados en misiones espaciales en FPGAs de tipo comercial, tomando como caso de estudio un “soft processor” de arquitectura RISC-V. Esta arquitectura se distingue por ser abierta, lo que facilita y abarata el desarrollo de un diseño, que junto a otras características propias de ella, la convierte en una candidata ideal para este trabajo. El microprocesador utilizado en los procesos experimentales ha sido implementado en una FPGA. La aportación de la presente tesis radica en dos aportaciones: la primera, en la caracterización de un “soft processor” de arquitectura RISC-V frente a errores aislados para determinar su tolerancia a fallos. La segunda, en la propuesta de dos técnicas de protección de los componentes del microprocesador anteriormente analizado, que usando las ventajas de la implementación en un dispositivo programable, protege dichos módulos de una forma más eficiente que otras soluciones.

• Publicaciones:
  • Revistas indexadas en JCR:
    • A. Ramos, A. Ullah, P. Reviriego, and J. A. Maestro. “Efficient Protection of the Register File in Soft-Processors Implemented on Xilinx FPGAs”. In: IEEE Transactions on Computers 67.2 (Feb. 2018), pp. 299–304. ISSN: 0018-9340. DOI: 10.1109/TC.2017.2737996
    • A. Ramos, J. A. Maestro, and P. Reviriego. “Characterizing a RISC-V SRAM-based FPGA implementation against Single Event Upsets using fault injection”. In: Microelectronics Reliability 78 (Nov. 2017), pp. 205–211. ISSN: 0026-2714. DOI: 10.1016/j.microrel.2017.09.007

• Doctorando: Ricardo González Toral
• Fecha de lectura: 6 de abril de 2018
• Resumen:

  Debido a la continua miniaturización de los componentes electrónicos, su susceptibilidad frente a soft errors inducidos por radiación ha ido aumentando durante los últimos años. Este obstáculo es de vital importancia para el uso de estos elementos en aplicaciones espaciales, ya que se encuentran expuestos a numerosas fuentes de partículas radiactivas. Para compensar esta carencia, a lo largo de los años se han desarrollado numerosas técnicas de tolerancia a fallos. Estas soluciones se clasifican habitualmente en técnicas de prevención de fallos, que emplean componentes resistentes a radiación para prevenir la ocurrencia de errores, y técnicas de mitigación de fallos, que hacen uso de funciones lógicas para detectar o corregir los errores una vez que se han producido. La efectividad de las primeras se está viendo reducida con los avances tecnológicos, mientras que las últimas tienen un efecto considerable en el retardo, el área y el consumo energético del sistema.

  El consumo energético es otro de los grandes desafíos de la electrónica en la actualidad. Debido al auge de los dispositivos alimentados por baterías, la reducción del consumo medio de los circuitos ha adquirido una importancia capital. Esta situación es especialmente relevante para sistemas espaciales, donde la disponibilidad de fuentes de energía es escasa. Dado el reciente interés en el uso de nanosatélites, la importancia de diseñar circuitos capaces de operar a bajo consumo ha aumentado aún más, ya que un factor limitante para estos vehículos es precisamente el consumo. Desgraciadamente, los circuitos que se encuentran en estos satélites también deben contar con medios de protección contra radiación para garantizar el éxito de la misión.

  En esta tesis se evaluará la condición de equilibrio establecida entre área y consumo en registros tolerantes a fallos. A través de un estudio preliminar de varias técnicas de mitigación de soft errors cuyas características son representativas del conjunto, el conocimiento necesario para determinar la efectividad de cada técnica será adquirido.

  Este conocimiento será luego empleado para proponer dos metodologías novedosas destinadas a reducir el consumo energético en registros tolerantes a fallos. La primera de estas se centra en alcanzar una solución de compromiso entre el retardo, el área y el consumo energético que permita al diseñador adaptar la protección del sistema a los requerimientos de diseño. Esta metodología emplea únicamente el número de biestables a proteger y la actividad de cada uno de estos para proponer una solución alternativa.

  La segunda metodología expone la importancia del orden de las entradas de un código de corrección de errores en su consumo energético medio. Basándose en la descripción a nivel de registros y de puertas del sistema, se proponen una serie de pasos a ejecutar para reducir la actividad global del diseño. Aplicando estos pasos, las entradas al codificador se reordenan de forma rápida para reducir el consumo medio del diseño, lo que hace esta metodología adecuada para su uso en registros en sistemas complejos.

  A través de la comprensión previamente adquirida del consumo en registros tolerantes a fallos, se ha desarrollado un estimador de área y consumo para estos sistemas. Este estimador utiliza como entradas la longitud del registro y la actividad media de sus entradas, y proporciona como salidas una estimación del área y el consumo de este registro protegido empleando varias técnicas de tolerancia a fallos. La evaluación de los resultados muestra que los valores predichos por el estimador cometen un error relativo de menos del 5% respecto a los valores determinados a través de la síntesis y simulación del circuito, mientras que el tiempo necesario para obtener estos se ve enormemente reducido.

• Publicaciones:
  • Revistas indexadas en JCR:
    • R. González Toral, P. Reviriego, J.A. Maestro and C. Argyrides, "A Fast Technique to Reduce Power Consumption on Linear Block Codes Used to Protect Registers", IEEE Transactions on Device and Materials Reliability (ISSN: 1530-4388), 2018 (in press).
    • R. González Toral, P. Reviriego, J.A. Maestro and Z. Gao, "A Scheme to Design Concurrent Error Detection Techniques for the Fast Fourier Transform Implemented in SRAM-based FPGAs", IEEE Transactions on Computers (ISSN: 0018-9340), 2018 (in press).
    • R. González Toral, P. Reviriego, S. Liu and J.A. Maestro, “Reducing the Power Consumption of Fault Tolerant Registers Through Hybrid Protection", IEEE Transactions on Circuits and Systems I: Regular Papers (ISSN: 1549-8328), vol. 65, no. 4, pp. 1293-1302, April 2018.
  • Congresos:
    • R. González Toral, P. Reviriego, J.A. Maestro and Z. Gao, "A Novel Concurrent Error Detection Technique for the Fast Fourier Transform Implemented in SRAM-based FPGAs", Proc. of the RADECS 2016 conference, Bremen (Germany), September 2016.

• Doctorando: Luis Alberto Aranda Barjola
• Fecha de lectura: 17 de enero de 2018
• Resumen:

  Star trackers are autonomous, high-accuracy electronic systems used to determine the attitude of a spacecraft. Typical star tracker systems can weigh from 1 to 7 kilograms and consume up to 15 watts of power. These technical specifications imply a high demand of weight and power that small spacecraft such as picosats or CubeSats cannot afford. Therefore, classic star trackers are not yet suitable for these smallsat applications.

  In recent years, Commercial Off-The-Shelf (COTS)-based star trackers are growing in importance for low-cost and short-duration missions due to the emergence of the previously mentioned small-size spacecraft. The current trend in COTS electronic devices is to increase component density and functionalities, so they are interesting alternatives to implement complex attitude determination algorithms. However, electronics miniaturization also makes these devices more susceptible to radiation-induced errors caused by ionizing radiation. Energetic particles can collide with the transistors of the device leading to e.g. Single-Event Upsets (SEUs), a type of error that modifies the value of a memory cell. Consequently, COTS components are not fully prepared to operate in space applications.

  In order to mitigate these radiation effects in electronic devices, expensive manufacturing processes can be used. However, this approach is inconsistent with low-cost COTS-based projects, so a Radiation Hardening by Design (RHBD) approach is usually followed. Typically, when the complexity and heterogeneity of the system that is going to be implemented in the COTS component is high, classic protection schemes based on modular redundancy are chosen to shorten development times.

  The main drawbacks of the previously mentioned approaches are related to the high resource usage and power consumption. In this thesis, a divide-and-conquer approach combined with ad-hoc protection techniques is presented to create a fault tolerant image processing system of a COTS-based star tracker. The image processing system has been divided into smaller and less complex modules with homogeneous properties that have been protected using custom techniques. These techniques have been developed to obtain the right balance between the resource overhead added to the unprotected design and the final error detection/correction rate achieved.

  The effectiveness of the combined strategy proposed in this thesis has been validated creating a completely functional image processing system of a star tra-cker. The protected system has been evaluated in terms of resource usage, error detection rate, and reconfiguration rate obtaining positive results. The number of undetected errors achieved is similar to classic redundancy-based approaches, but it uses fewer FPGA resources and requires fewer unnecessary reconfigurations. Moreover, the effect of the undetected errors has been measured to verify that they do not heavily affect the subsequent star identification algorithms. Therefore, it can be concluded that the proposed ``divide-and-conquer'' approach combined with ad-hoc protection techniques can be used to adapt the fault tolerance of a complex system to the mission requirements. In particular, a fault tolerant image processing system based on COTS components has been successfully designed and implemented using this approach.

• Publicaciones:
  • Revistas indexadas en JCR:
    • L. A. Aranda, P. Reviriego, and J. A. Maestro, "A Comparison of Dual Modular Redundancy and Concurrent Error Detection in Finite Impulse Response (FIR) Filters Implemented in SRAM-based FPGAs through Fault Injection", IEEE Transactions on Circuits and Systems II (ISSN: 1549-7747), Vol. 65, No 3, March 2018, pp. 376-380.
    • L. A. Aranda, P. Reviriego, and J. A. Maestro, "Error Detection Technique for a Median Filter", IEEE Transactions on Nuclear Science (ISSN: 0018-9499), Vol. 64, No 8, August 2017, pp. 2219-2226.
    • L. A. Aranda, P. Reviriego, R. G. Toral, and J. A. Maestro, “Protection Scheme for Star Tracker Images,” IEEE Transactions on Aerospace and Electronic Systems, 2018 (in press).
  • Congresos:
    • L. A. Aranda, P. Reviriego, and J. A. Maestro, “A Fault-Tolerant Implementation of the Median Filter,” in Proc. of the RADECS 2016 Conf., Bremen (Germany), September 19-23, 2016.
    • L. A. Aranda, P. Reviriego, and J. A. Maestro, “Design Placement Guidelines for Single Event Upset (SEU) Minimization in SRAM-based FPGAs,” in XXXII Conf. on Design of Circuits and Integrated Systems (DCIS), Barcelona (Spain), November 22-24, 2017.

• Doctorando: Lincoln Emilio Bowen Aguayo
• Fecha de lectura: 6 de julio de 2018
• Resumen:

  Esta tesis contiene un estudio del estado del arte sobre los EHSAs (Energy Harvesting Shock Absorbers) exhaustivo, clasificando cada una de las tecnologías que se presentan en la literatura según el principio de funcionamiento. Se muestran datos de la potencia de los sistemas desarrollados por cada autor, así como también sus eficiencias, su fuerza de amortiguamiento o sus coeficientes de amortiguamiento.

  Los estudios llevados a cabo dentro del contexto de esta tesis están centrados, primero, en plantear una metodología que permita comparar las distintas tecnologías existentes, entre sí.

  En segundo lugar, aplicando esta metodología a los sistemas que mayor impacto han tenido en la literatura, se proponen modelos matemáticos y computacionales para su posterior simulación. En estos modelos se analizan las deficiencias y virtudes de cada sistema lo que permite plantear una propuesta alternativa a las presentadas en la bibliografía.

• Publicaciones:
  • L. Bowen, J. Vinolas, and J. L. Olazagoitia, “Methodology for comparing the functional performance of energy harvesting shock absorbers,” International Journal of Applied Electromagnetics and Mechanics, vol. 55, pp. 545–564, 2017.
  • L. Bowen, J. Vinolas, and J. L. Olazagoitia, “Banco de ensayo para validar el modelo computacional de un cuarto de coche con amortiguador recuperador de energía,” Dyna, vol. 93, pp. 82–95, 2017.

• Doctorando: Sergio Corbera Caraballo
• Fecha de lectura: 19 de junio de 2019
• Resumen:

  El diseño de una motocicleta se caracteriza por el alto grado de incertidumbre que rodea a cada decisión, lo que unido al elevado número de disciplinas involucradas desemboca en un proceso complejo y sujeto a una alta cantidad de relaciones de dependencia que hacen difícil de predecir el impacto de cada acción realizada. Este aspecto ha motivado que el actual proceso de desarrollo adquiera una estructura iterativa, basada en una comunicación continúa entre las disciplinas involucradas y fuertemente dependiente de la experiencia del equipo de ingeniería con el propósito de maximizar el número de soluciones satisfactorias en el menor tiempo posible.

  Esta problemática que rodea al actual proceso de diseño funcional es la que ha motivado los objetivos de esta tesis. El trabajo de investigación de esta tesis tiene por objeto establecer las directrices y fundamentos para la construcción de un sistema integrado y autónomo, en el que todas las acciones del proceso sean gestionadas por agentes de decisión de distinta naturaleza matemática y sin requerir intervención humana. De esta forma se pretende dejar atrás las limitaciones del actual proceso y abogar por la construcción de una metodología en la que se potencie la capacidad de exploración, las relaciones de dependencia sean inducidas por el propio sistema y no requieran de la comunicación del equipo de ingeniería y en el que las acciones a ejecutar estén basadas en criterios funcionales y objetivos.

  De todas las fases del proceso de desarrollo de una motocicleta, este trabajo de investigación se centra en la automatización e integración de todas las acciones y evaluaciones inherentes a las fases iniciales del diseño funcional: Diseño Conceptual, las evaluaciones funcionales correspondientes durante la fase de Cálculo y Simulaciones y su representación 3D previa a la fase de Diseño en Detalle. La consecución de este trabajo aporta nuevos conocimientos sobre la aplicación de técnicas de inteligencia artificial, diseño generativo e integrado al mundo de las motocicletas. Finalmente, con objeto de probar la validez y desempeño de la metodología expuesta, se muestra su aplicación al proceso de diseño funcional de una motocicleta de competición.

• Publicaciones:
  Revistas indexadas en JCR:
  • S. Corbera Caraballo, R. Álvarez Fernández, and J. A. Lozano Ruiz, “Integration of cutting time into the structural optimization process: application to a spreader bar design”, Struct. Multidiscip. Optim. 58, 5 (November 2018), 2269-2289.
  • S. Corbera, JL Olazagoitia, JA Lozano, “Multi-objective global optimization of a butterfly valve using genetic algorithms”, ISA Transactions 63 (July 2016), 401-412
  • S. Corbera Caraballo, J. L. Olazagoitia Rodríguez, J. A. Lozano Ruiz, and R. Álvarez Fernández, “Optimization of a butterfly valve disc using 3D topology and genetic algorithms”, Struct. Multidiscip. Optim. 56, 4 (October 2017), 941-957.